후지쯔와 후지쯔 연구소는 오늘 45nm 세대 LSI 로직 칩을 위한 플랫폼 기술을 개발했다고 밝혔다. 이는 낮은 전력 소비를 위한 기술과 고성능 인터커넥트를 위한 기술을 결합한 것이다. 공식적으로 발표된 이전의 45nm 기술과 비교해서 이 새로운 플랫폼은 대기 상태에서 전류가 낭비될 때 발생하는 누설 전류를 이전 기술의 1/5로 줄이고 인터커넥트 유발 지연 시간을 약 14퍼센트 단축한다. 이와 같은 새로운 45nm 세대 플랫폼 기술을 실현함으로써 후지쯔는 자사 고객들에게 현재 제공되는 것보다 더 높은 속도, 더 축소된 크기, 더 낮은 전력 소비를 특징으로 하는 LSI 로직 칩을 제공할 수 있을 것이다.

2007년도 VLSI 기술 심포지엄에서 이들 신기술에 관해 상세히 소개되었다.

다양한 디바이스에 걸쳐서 급격히 늘어나는 기능들을 지원하기 위해 더 높은 수준의 성능이 필요하고 디바이스 상에서 다중의 프로세서 코어가 필요해짐으로써 LSI 로직 칩이 더 높은 수준의 집적도를 달성해야 할 필요성이 갈수록 높아지고 있다. 45nm 세대 로직 기술을 위해서 더 높은 수준의 집적도 및 성능 속도의 향상과 더불어서 디바이스의 전력 소비를 억제할 수 있는 기술이 갈수록 중요해지고 있다.

LSI의 집적도를 높이기 위해서는 매 새로운 세대의 디바이스마다 각 트랜지스터의 게이트 길이를 축소하고 인터커넥트 사이의 간격을 좁혀야 한다. 이와 함께 높은 속도를 달성하기 위해서는 LSI 칩 내의 수억 개의 개별 트랜지스터 간의 인터커넥트로 인한 시간 지연을 최소화해야 한다.

트랜지스터의 게이트 길이를 축소하면 예를 들어 휴대전화가 대기 모드로 통화를 기다리거나 비작동 프로세싱이 진행 중일 때와 같이 게이트 상에 신호 전압이 인가되지 않을 때 트랜지스터의 소스와 드레인 간에 누설 전류가 증가하는 것으로 인해서 전력 소비가 증가하는 문제가 발생한다.

45nm 세대의 경우에는 인터커넥트의 폭과 인터커넥트 사이의 간격 모두 가장 낮게는 65nm에 달한다. 그러므로 만약에 절연층의 유전 상수가 이전 세대와 동일하게 유지된다면 기술 축소로 인해서 인터커넥트 저항이 증가할 뿐만 아니라 인터커넥트 커패시턴스가 높아짐으로써 인터커넥트 지연이 증가한다. 그러므로 유전 상수가 더 낮은 소재가 필요하다.